IBM: экономия без ущерба производительности
IBM Power4 на сегодня является несомненным лидером производительности, и ряд независимых тестирований платформ на базе данной архитектуры тому яркое подтверждение. Во многом столь высокие результаты производительности процессору удается демонстрировать благодаря интегрированию в кристалл двух процессорных ядер, а также другим продвинутым возможностям. Например, несмотря на наличие двух ядер, каждое из которых обладает собственными кэшами первого уровня для данных и инструкций, кэш второго уровня объемом 1450 кбайт все-таки общий. Он управляется тремя раздельными контроллерами, подключенными к процессорным ядрам через коммутатор (Core Interface Unit - CIU). Интересно, что контроллеры работают автономно и могут выдавать за такт 32 байт данных. Каждый из процессоров использует для коммуникации с CIU две раздельные 256-битные шины для выборки инструкций и загрузки данных, а также отдельную 64-битную шину для сохранения результатов. Пропускная способность L2-кэша превышает 100 Гбайт/с. В целом, система L2-кэша выглядит сбалансированной. У каждого из процессоров имеется специальный блок для поддержки некэшируемых операций (Noncacheable Unit).
Информация о новом процессоре IBM - Power5 - стала известна на Microprocessor Forum. Этот процессор появится на рынке в текущем году и будет содержать целый ряд важных нововведений. Одним из них станет встроенная технология энергосбережения, которая по сравнению с Power4 позволит выполнять на 50% больше инструкций на том же объеме энергии, без какого-либо ущерба производительности.
Архитектура Power5, содержащего 276 млн транзисторов, будет построена на базе Power4 с некоторыми видоизменениями, коснувшимися числа поддерживаемых процессоров в многопроцессорных конфигурациях, улучшенного быстродействия и энергопотребления. Соответственно, Power5 будет обратно совместим с Power4 на уровне программного обеспечения.
Как и в Power4, в Power5 предусмотрено два процессорных ядра на одном чипе с общим кэшем L2 объемом 1,92 Мбайт (у Power4 - 1,44 Мбайт).
Точно так же кэш L3 размещен вне чипа, но в отличие от Power4, будет напрямую связан с кэшем L2, а не с контроллером кэш-памяти, что несколько снижает задержки при работе с кэшем и улучшает масштабируемость архитектуры при работе в многопроцессорных конфигурациях. Встроенный в процессор контроллер оперативной памяти позволит адресовать до 1024 Гбайт, что вдвое больше адресного пространства Power4. Форм-фактор нового чипа будет необычным: мы уже привыкли к модулям, содержащим по несколько чипов, однако IBM собирается поставлять свой новый процессор по четыре чипа Power5 с размещением 36 Мбайт кэш-памяти третьего уровня в модулях размером 95х95 мм. То есть, к примеру, сервер с 128 аппаратными процессорными разделами получается установкой всего лишь 16 подобных модулей по четыре процессора с двумя процессорными ядрами каждый. В терминах обработки инструкций производительность Power5 будет вдвое больше Power4: последний обрабатывает инструкции группами по пять за такт, а Power5 - по две группы по пять инструкций за один такт. Пока не известно, появятся ли процессоры для Macintosh на архитектуре Power5, хотя в IBM не отрицают такой возможности. Последний процессор для Apple, PowerPC 970, использовал архитектуру Power4 без второго процессорного ядра, однако у Power5 существует еще одна деталь, делающая его привлекательным для использования в рабочих станциях: распределения приоритетов выполнения вычислительных потоков на аппаратном уровне. Но есть и другая сторона медали: площадь кристалла в 389 мм2 превышает размеры PowerPC 970 почти в четыре раза. Ожидается, что первые поставки Power5, выполненных с соблюдением 0,13-мк норм, начнутся в будущем году. Power5+, который будет производиться по 90-нм нормам, начнет продаваться в 2005 году, а Power6 - в 2006-м.
